IBM liberará los kits de diseño de su proceso Nanostack de 0,7 nm a principios de 2027

El avance de la litografía por debajo del nanómetro abre un nuevo capítulo. IBM ha confirmado que pondrá a disposición de los diseñadores de semiconductores los primeros kits de desarrollo de procesos, los conocidos como PDK. Lo hará para su tecnología Nanostack de 0,7 nanómetros y será durante el primer trimestre de 2027.

El movimiento permitirá a compañías como NVIDIA o AMD comenzar a evaluar y adaptar sus arquitecturas a este nodo antes de que las fundiciones inicien su despliegue comercial a gran escala.

La propuesta de la compañía, presentada inicialmente en junio, equivale en la nomenclatura comercial de la industria a los 7 angstroms, teniendo en cuenta que un nanómetro equivale a diez ángstroms. Con la producción en masa actual situada en los 2 nanómetros y alternativas en marcha como los nodos 18A, A16 y A14 de Intel o TSMC, la iniciativa de IBM busca solventar límites físicos críticos en densidad de transistores, consumo energético y, de forma muy específica, en la escala de la memoria SRAM.

Apilamiento vertical de transistores y una reducción del 40 % en SRAM

Los kits distribuidos por IBM incluirán manuales de reglas de diseño, verificación automatizada y secuencias de comandos para herramientas de automatización de diseño electrónico (EDA) suministradas por firmas como Synopsys y Cadence.

Según las fuentes consultadas, la arquitectura Nanostack se basa en apilar de forma vertical y escalonada los transistores de tipo N (NMOS) y de tipo P (PMOS). Al construirse de manera secuencial en lugar de contigua, no solo se compacta el espacio físico del circuito, sino que los ingenieros obtienen libertad para experimentar con materiales diferenciados en cada capa sin alterar el aislamiento eléctrico.

Esta reorganización resulta especialmente relevante para los bloques de memoria integrada. En la actualidad, mientras la lógica de cálculo continúa reduciendo su tamaño en litografías de 2 nanómetros, las celdas de memoria SRAM apenas han logrado encogerse por debajo de los 3 nanómetros debido a fugas de corriente, pérdidas de señal y la dispersión microscópica de las impurezas en el silicio. De este modo, la memoria estática ha permanecido casi estancada en superficie mientras el resto del procesador disminuía su tamaño.

El nodo de 7 angstroms de IBM promete una reducción del 40 % en el área que ocupa la SRAM. Dicho avance apunta de forma directa a los aceleradores de inteligencia artificial modernos, donde la caché integrada devora una porción crítica del silicio.

El mismo medio recuerda que en procesadores como el NVIDIA Hopper H100, la SRAM absorbe cerca del 10 % de la superficie total del circuito integrado, cifra que escala hasta el 12 % o 15 % si se suman las memorias de nivel L1 en los núcleos de cálculo, compitiendo directamente en espacio con la memoria HBM. La disponibilidad de estos kits en 2027 servirá como banco de pruebas para evaluar si esta arquitectura logra aliviar ese cuello de botella físico o no.

Fin del Artículo. ¡Cuéntanos algo en los Comentarios!